LTC2262-12
TIMING DIAGRAMS
Double Data Rate CMOS Output Mode Timing
All Outputs Are Single-Ended and Have CMOS Levels
ANALOG
INPUT
ENC–
ENC+
D0_1
•••
D10_11
tAP
N
tH
N+1
tL
N+2
N+3
N+4
tD
D0N-5
D1N-5 D0N-4
tD
D1N-4
D0N-3 D1N-3
D0N-2 D1N-2
D10N-5 D11N-5 D10N-4 D11N-4 D10N-3 D11N-3 D10N-2 D11N-2
OF
CLKOUT+
CLKOUT –
OFN-5
OFN-4
tC
tC
OFN-3
OFN-2
226212 TD02
ANALOG
INPUT
ENC–
ENC+
D0_1+
D0_1–
D10_1•••1+
D10_11–
OF+
OF–
CLKOUT+
CLKOUT –
Double Data Rate LVDS Output Mode Timing
All Outputs Are Differential and Have LVDS Levels
tAP
N
tH
N+1
tL
N+2
N+3
N+4
tD
D0N-5
D1N-5 D0N-4
tD
D1N-4
D0N-3
D1N-3
D0N-2
D1N-2
D10N-5 D11N-5 D10N-4 D11N-4 D10N-3 D11N-3 D10N-2 D11N-2
OFN-5
OFN-4
tC
tC
OFN-3
OFN-3
226212 TD03
8
226212p