+3V/+5V, Low-Power, 8-Bit Octal DAC
with Rail-to-Rail Output Buffers
INSTRUCTION
EXECUTED
CS
SCLK
DIN
X X A2 A1 A0 C2 C1 C0 D7 D6 D5 D4 D3 D2 D1 D0
DACA
DOUT
MODE 1
X X A2 A1 A0 C2 C1 C0 D7 D6 D5 D4 D3 D2 D1 D0
DATA FROM PREVIOUS DATA INPUT
DOUT
MODE 0
(DEFAULT)
X X A2 A1 A0 C2 C1 C0 D7 D6 D5 D4 D3 D2 D1 D0
Figure 1. 3-Wire Interface Timing
X X A2 A1 A0 C2 C1 C0 D7 D6 D5 D4 D3 D2 D1 D0
DACA
X X A2 A1 A0 C2 C1 C0 D7 D6 D5 D4 D3 D2 D1 D0
DATA FROM PREVIOUS DATA INPUT
X X A2 A1 A0 C2 C1 C0 D7 D6 D5 D4 D3 D2 D1 D0
CS
SCLK
DIN
tCSS
tDS
tDH
tCH
tCL
DOUT
LDAC
Figure 2. Detailed Serial-Interface Timing Diagram
tCSW
tCP
tCSH
tCS1
tD02
tD01
tCLL
tLDAC
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